РК-дисплей має безліч переваг, таких як низька робоча напруга, низьке енергоспоживання, велика кількість інформації про дисплей, тривалий термін служби, легка інтеграція, зручність переносу та низький рівень електромагнітного випромінювання. Він з'явився в технології відображення і широко використовується в мобільних телефонах, продуктах КПК та портативних інструментах. Прилади та інші портативні електронні вироби та пристрої.
Ланцюг живлення від ЖК є важливою частиною системи дисплея рідкокристалічного дисплея і являє собою інтерфейсну схему між комп'ютером (або MCU) та рідкокристалічною панеллю. Його основна функція полягає у модуляції фазового та пікового значення потенційного сигналу, який виводиться на електроди рідкокристалічного дисплея. Частота та інші параметри для встановлення електричного поля приводу змінного струму. Через значну різницю в технічних характеристиках РК, звичайним методом є розробка спеціальної схеми приводів для кожного типу РК-дисплея. Такий дизайн витрачає час і погано повторюється. З цієї причини необхідно розробити IP-ядро, яке можна використовувати для більшості дрібномасштабних схем РК-приводу, і це необхідно для вирішення цієї проблеми шляхом мультиплексування ядра IP. В даний час тільки Ю Юнг-Хуан та інші з Університету I-Shou розробили IP-сердечники, здатні запускати рідкокристалічні дисплеї різних розмірів для досягнення цієї функції шляхом вбудовування вбудованих мікропроцесорів у систему. Однак цей вбудований мікропроцесор робить систему складнішою та дорожчою. Ядро IP ядра, призначеного для керування РК різних розмірів, реалізовано за допомогою FPGA, що дозволяє ефективно подолати недоліки складної системи та високу вартість.
Структура основної системи IP
Рисунок 1 Структура основної системи IP
Схема розташування ядра IP каскаду
Рисунок 2 Створення ядрового ядра каскаду
Результати моделювання керування лінією
Рисунок 3 Результати моделювання функцій керування рядком
Результати моделювання функції керування стовпчиком
Рисунок 4 Результати симуляції функцій управління стовпчиками
Специфікація дизайну
Для того, щоб задовольнити реальні потреби більшості сучасних програм для рідкокристалічного дисплею на сьогоднішній день, в цьому документі чіп IP-основи, який використовується для керування РК-дисплеєм, має 64 COM (рядок) і 64 SEG (колонки) виходи, а також має високошвидкісний 8-бітний паралельний інтерфейс MCU. І послідовний інтерфейс, чіп містить оперативну пам'ять, яка зберігає дані дисплея, і має спеціально розроблені 10 контрольних кінці, які можна легко і зручно керувати. Вона головним чином має такі основні функції:
1. Надайте сигнал синхронізації сканування та дані сигналу відображення для рідкокристалічного дисплея;
2, підтримують пряме з'єднання з MCU у формі автобуса;
3, може управляти різними масштабами РК (n & TImes; m), n може бути безперервним значенням (n = 0 ~ 63), m може мати лише множину 8 (m = 8k, k прийняти натуральне число);
4. Підтримує каскад між IP сердечниками для керування більшими РК-дисплеями, підтримуючи до 4 міжбанківських каскадних і міжканальних каскадів;
5, може забезпечити більш широкий діапазон вихідної напруги приводу для адаптації до різних РК-пристроїв;
6, щоб забезпечити зображення в режимі зображень, спліт-дисплей та інші функції.
Дизайн ядра IP
У даній роботі, відповідно до методу "зверху вниз", спочатку розподілити мікросхему на ієрархічні функції, посилаючись на існуючий досвід розробки чіпів для ЖК-дисплеїв, і об'єднати метод "знизу вгору" для розробки деяких модулів. Нарешті, відповідно до структури системи проектування, кожен модуль координується і загальна функціональна перевірка чіпа виконується таким чином, щоб відповідати вимогам специфікації проекту.
структура системи
Структура основної системи IP, розроблена в цьому документі, показана на рисунку 1. IP-сердечник складається переважно з наступних модулів: модуль драйвера для лінійного сканування та стовпця, перемикач рівнів, лічильник кільцевого попереджувального числа, модуль фіксації даних, логіка управління модуль, дисплей даних RAM та модуль декодування адреси, модуль інтерфейсу MCU. Деякі з цих великих модулів також можна розділити на декілька підмодулів.
Кожен модульний дизайн
Модуль інтерфейсу MCU
Модуль інтерфейсу MCU є інтерфейсом для зв'язку між IP-ядром і зовнішнім контролером (MCU) і є каналом для передачі даних. MCU записує команди, читає стан або відображає дані на чіпі драйвера РК через цей інтерфейс. У той же час, інтерфейс також приймає командний декодер управління, так що зчитування і запис і внутрішні операції об'єднані. Чіп реалізується за допомогою більш складних внутрішніх комбінацій логічних та послідовних логічних схем, які можуть бути сумісними з двома основними сигналами керування мікроконтролера і підтримувати два режими роботи даних в режимі серії / паралелі.
Модуль включає в себе декілька підмодулів, що звичайно використовуються в модулі інтерфейсу MCU існуючої загальної схеми керування ЖКД, такими як підмітка модуля шини даних (8-бітовий), підмодуль виявлення зайнятого стану, суб-модуль контролю читання / запису -модуль, і під модуль випуску MCU. Був доданий новий підканальний каскад керування рядком і каскадний стовпчик. Шина даних використовується переважно для внутрішніх та зовнішніх обмін даними; підмодуль виявлення зайнятого статусу використовується для визначення стану MCU, генерує сигнал, зайнятий системою, для координації операцій читання та запису сигналу та отримання внутрішніх / зовнішніх сигналів скидання; підмодуль керування читанням і написанням використовується для генерації коректної послідовності керування читанням-записом; Функція під модулів випуску MCU - це логічна комбінація, в процесі чіпа для виконання процесу "read-modify-write", випустіть MCU, щоб MCU могла виконувати інші операції одночасно; і новий каскадний контролер. Основною функцією модуля є досягнення об'єднання рядків та конкатенації стовпчиків між ядрами IP. Можна підтримувати до 16 об'єктів інтеграції IP (4 рядки та 4 ряди кожного). CS0 ~ CS1 є каскадними портами управління, а CS2 ~ CS3 - рівні стовпців. Спільний контроль. Наприклад, припустимо, що є рідкокристалічний дисплей (128 & TImes; 256), який може керуватися 8 ядрами IP. Коли налаштування виконані, CS - 0000, 0001, 0010, 0011, 0100, 0101, 0110, 0111, які можуть складатися з 2 & TImes; Ведемо масив IP-ядра. Схематична схема його розташування показана на малюнку 2.
Відображати дані пам'яті та модуль декодування адреси
Цей модуль в основному використовується для зберігання даних, що відображаються, і діє як буфер між інтерфейсом MCU та ланцюгом драйвера сигналу, щоб забезпечити стабільний вихід даних дисплея.
Модуль містить два підмодулі: масив RAM та декодер адреси для зберігання даних відображення. По-перше, адреса стовпця забезпечується схемою адреси стовпця, колонка з 8-бітними ячейками пам'яті вибирається декодером адреси адреси, а MCU читає / записує через інтерфейс; Тоді дешифратор адреси рядків сканує оперативну пам'ять в одиницях рядків. У поєднанні з схемою фіксації даних дисплея весь рядок даних може бути виведено та виведено на рідкокристалічний дисплей для відображення за допомогою контуру керування електродами.
Модуль засувки даних
Модуль містить два підмодулі: підсумковий модуль фіксації стовпця та під-модуль засувки приводу. Контролювати номерний контрольний замок підмодуль складається з k паралельних 8-бітних фіксаторів даних. Основна функція - закріпити дані на шині даних та виводити її з ОЗУ в ОЗП під керуючим сигналом і тактовим сигналом модуля керуючої логіки. Сигнали даних дисплея на шині даних біт відповідно фіксуються у відповідних 8-бітних фіксаціях даних. 64-розрядні дані вимагають 8 разів і 8 бітів щоразу. Субдулм засувки драйвера - це 64-розрядний засувка, що утворюється паралельно з'єднаними 64-бітними фіксаторами. Її роль полягає в тому, щоб поставити верхню 8 8-бітну інформацію під контрольний сигнал та тактовий сигнал контрольного логічного модуля. М-бітні дані, передані в засувці, зафіксовані одразу, а потім вводяться в модуль драйвера сигналу електрода колонки.
Логічний модуль управління
Основна роль цього модуля полягає в управлінні передачею даних сигналу та вибору кількості ліній сигналу стовпців. Підсумок блокування номера стовпця, підсумковий модуль фіксації приводу та генератор годин можна регулювати за допомогою вхідного сигналу керування номеру стовпця M для досягнення функцій, що застосовуються до різних розмірів РК-моніторів. Відповідно до потреб, шляхом введення різних значень у вхідну одиницю керування номеру стовпця M, він контролює, скільки бітових фіксаторів контролюється у робочому стані, а інші блоки засувки встановлені в режим очікування. Дані в ОЗУ даних дисплея фіксуються у відповідному затворі контролера номера стовпа через 8-бітну шину даних протягом робочого циклу, а потім фіксуються в засувці приводу для приводу електродів під час керування тактовим сигналом. Вхідний сигнал модуля. Таким чином, ядро IP може реалізовувати функцію керування кількістю вибраних стовпців. Коли M становить "000", нижні 8 бітів (перша засувка) регулятора фіксації числа стовпців працюють, а інший - у режимі очікування, а відповідні колонні електроди - SEG0 ~ SEG7; коли M - "001". Працюють нижні 16 бітів (перша та друга засувки) керуючого засувки колонки. Усі інші стовпці є безкоштовними. Відповідні колонні електроди SEG0 ~ SEG15; і т. д., доки керування стовпця не зафіксує 64. Біт реєструє всю роботу, відповідний стовбуровий електрод SEG0 ~ SEG63.
Модуль електродного приводу
Модуль головним чином включає в себе чотири підмодулі: суб-модуль керування електродним скануванням, підкомінал керування сигналом електрода колонки, перемикач рівня та попередньо встановлений кільцевий лічильник.
Функція перемикача рівня полягає в тому, щоб перетворити напругу логічного сигналу в фактичну напругу живлення РК за допомогою прикладеного сигналу керування і виводити його у ведучий модуль відповідно до фактичних потреб застосування; роль подконтрольного модуля, що рухається під струнним скануванням електродів, полягає в тому, щоб забезпечити рядові електроди з певним періодом імпульсу сканування сигналу; функція під-модуля керування сигналом електрода колонки полягає в тому, щоб застосувати дані з засувки до відповідного колонного електроду та сигналу сканування ряду електродів для встановлення електроприводу електричного поля змінного струму, таким чином, рухаючи відображення РК-пристрою. Кількість кільцевих лічильників, які можна запрограмувати, може контролювати кількість рядків, що скануються, за допомогою номера N (S0 ~ S5) для керування номерами рядків для адаптації до РК-екранів різних розмірів та вводу різних значень у рядку N до реальних потреб. Контролюйте кількість рядків для конкретної роботи, а всі інші електроди простоюють. Під контролем сигнал синхронізації лінійного привода сканування виконується по лінії, а цикл повторюється, доки не вводять нове значення для терміналу керування номеру лінії N, а число лінійних електродів, по-рядковому способу. Наприклад, коли застосовуваний сигнал N становить "011011", кількість скануючих електродів становить 27. Суб модуль керування скануванням рядків генерує прогресивний сигнал сканування на рядових електродах COM0 COMCOM26, а інші рядові електроди COM27 COMCOM63 встановлюються до низького рівня. Якщо новий прикладний сигнал N - "100011", під-модуль керування скануванням електродів генерує циркулюючий прогресивний сигнал сканування на рядових електродах COM0 COMCOM34.
Реалізація основної системи IP
По-перше, відповідно до вищезгаданого визначення та розподілу всієї функціональності системи та дизайну кожного модуля, кожен функціональний модуль моделюється окремо за допомогою мови VHDL; по-друге, на пристрої FPGA компанії Xilinx, інструмент EDA ISE використовується для моделювання та синтезу. Налагодження і оптимізація дизайну; потім використовуйте VHDL для визначення модуля верхнього рівня для підключення кожного модуля та виконання відповідної системи налагодження та перевірки; Нарешті, отримаєте схему драйвера РК-дисплея з 64 COM (рядками) і 64 SEG (стовпцями) Вихідні дані, високошвидкісний 8-бітний паралельний інтерфейс MCU і послідовний інтерфейс, чіп містить оперативну пам'ять для відображення даних і може бути каскадний для керування CS щоб розширити каскад, щоб задовольнити більший РК-дисплей, через номер контролера стовпця M та кількість керуючих терміналів N рядків, щоб адаптуватися до різних розмірів РК-дисплея.
Моделювання та перевірка
У цій статті використовується програмне забезпечення моделювання Xilinx ISE як інструмент моделювання для перевірки розробленого ядра IP у два етапи.
По-перше, цей документ спочатку виконує попередню функціональну перевірку кожного модуля IP-ядра (включаючи внутрішні під-модулі). Потім, посилаючись на робочий процес чіпа, весь чіп моделюється в цілому. На рисунках 3 та 4 показані результати моделювання з використанням ISE для імітації функцій управління рядком і стовпцями всього IP-ядра. На малюнку CLK та CLK1 - це контрольні годинники передачі даних та імпульси сканування рядів електродів модуля інтерфейсу MCU, відповідно; M та N - це термінали керування вибором для стовпців та рядових електродів, відповідно; низькі два та високі два біти CS каскадуються відповідно. Каскадний контроль закінчується колонами.
Результати моделювання на малюнку 3 та на малюнку 4 ілюструють:
1. Коли значення RESET є високим, ядро IP знаходиться в початковому стані або в чистому стані; коли WRITE високий, ядро IP знаходиться в робочому стані і може отримувати дані відображення.
2. На зростаючому краю годинника CLK, MCU записує 8-бітні дані дисплея в пам'ять IP-сердечника паралельно через інтерфейс; на піднімаючому краю годинника CLK1, горизонтальна перевірка керованих електродів послідовно виводить імпульси сканування, а електродні сигнальні стовпчики поміщають дані в оперативну пам'ять. Вихід із SEG.
3. Кількість рядів керуючих терміналів може змінювати кількість рядів сканованих електродів. Коли номер терміналу керування вибором номера номера N є «3E», на COM0 ~ COM61 виводиться сигнал сканування. Як показано на Фіг. 3, у тактовому сигналі першого ряду, сигнал сканування виводиться на електрод COM61, а рядовий електрод - відсканований рядок за рядком під контролем годинника, що рухається рядком; коли вводиться сигнал синхронізації сьомого ряду, N стає "22", сигнал сканування виводиться на рядок електрод COM33, і поступово зменшується. Прогресує сканування COM0 ~ COM33.
4. Термінал управління номером стовпчика може змінювати кількість електродів сигналу колонки. Коли термінал керування вибором номера стовпчика M становить "110", SEG електрод є 48-бітним виходом; коли M становить "010", вихід SEG стає 16 біт; коли M становить "101", вихід SEG становить 40 біт. ; Коли M становить "100", вихід SEG стає 32 бітами.
У цьому документі функціональні можливості контролю номера номерів стовпчиків, керування номерами рядків та міжкадрової каскадності ядра IP функціонально перевірені та перевірені. Обмежений простір тут описує лише номери стовпців та функції керування номерами рядків.
Висновок
У цьому документі обговорюється розробка ядра IP-чіпа керування ЖК-дисплеєм. Відповідно до ідеї "зверху вниз", чіп розділений на шари, і загальна функція чіпа перевірена. У функціональному підтвердженні чіпа цей документ приймає мову опису апаратного забезпечення VHDL для перевірки логічної функції та синхронізації схеми. Драйвер LCD дисплея приймає параметричний дизайн, має хорошу портативність і може бути зручно застосований до різноманітних прикладних програм для показу на плоскому дисплеї портативних приладів, КПК та інших супутніх товарів.
